x86 & Arm Rival, RISC-V wird mit 10-Milliarden-Kern-Architektur ausgeliefert

Calista Redmond, CEO von RISC-V International, gab auf der Embedded World bekannt, dass es derzeit zehn Milliarden RISC-V-Zentren auf dem Markt gibt.

Die ARM RISC-V-Architektur hat 10 Milliarden Kerne ausgeliefert und soll prominenter sein als die x86- und ARM-Architektur der Zukunft.

RISC-V, ausgesprochen „The Fifth Risk“, ist eine Open Standard Instruction Set (ISA)-Architektur, die unter Open-Source-Lizenzen bereitgestellt wird und kostenlos verwendet werden kann. Der grundlegende Satz von Anweisungen enthält natürlich ausgerichtete 32-Bit-Anweisungen mit fester Länge, und ISA unterstützt Erweiterungen mit variabler Länge, was bedeutet, dass jede Anweisung innerhalb von 16-Bit-Paketen eine beliebige numerische Länge haben kann. Der Befehlssatz ist in 32-Bit- und 64-Bit-Adressraumvarianten erhältlich und für eine Vielzahl von Anwendungen konzipiert. Verschiedene Untergruppen unterstützen alles von eingebetteten Mini-Systemen über PCs bis hin zu prozessorgebundenen Supercomputern bis hin zu parallelen PCs auf Lagerebene, die in Racks montiert werden.

Calista Redmond sagte, offene Standards seien der Schlüssel.

Linux tut dies für Software, und wir tun es für Hardware. Wir schätzen, dass es 10 Milliarden RISC-V-Zentren auf dem Markt gibt.

Aber der Weg zu zehn Milliarden war keine schnelle Aufgabe. Es wird berichtet, dass siebzehn Jahre Versuch und Irrtum für die ARM-Architektur den wichtigsten Meilenstein im Jahr 2008 erreichten. Auf der anderen Seite brauchte RISC-V nur zwölf Jahre, um zehn Milliarden fertigzustellen. Redmond prognostiziert, dass die Zahl der RISC-V-Prozessorkerne bis 2025 voraussichtlich 80 Milliarden erreichen wird.

Diese Nachricht beinhaltete die Ankündigung der Genehmigung der vier neuen Spezifikationen und Erweiterungen ab diesem Jahr. Das Vier neue Spezifikationen sein:

• RISC-V-Spezifikationen für SBI-Ingenieure für die Firmware-Schicht zwischen der Hardwareplattform und dem Betriebssystemkern, die eine binäre Anwendungsschnittstelle im Supervisor-Modus (S-Modus oder VS-Modus) verwendet. Diese Abstraktion ermöglicht plattformübergreifende Dienste über alle RISC-V-Betriebssystemimplementierungen hinweg. Mehrere RISC-V-Mitglieder haben die RISC-V-SBI-Spezifikation bereits in ihre RISC-V-Lösungen implementiert, sodass die Zertifizierung der Spezifikation sicherstellt, dass im gesamten RISC-V-Ökosystem ein Standardansatz verfolgt wird, wodurch die Kompatibilität sichergestellt wird. Die Entwicklung und Validierung dieser Spezifikation wurde von Atesh Batra von Refus geleitet, wobei die Arbeiten vom horizontalen Lenkungsausschuss der Plattform durchgeführt wurden.
• RISC-V UEFI-Protokolle bringen aktuelle UEFI-Standards auf RISC-V-Plattformen. Die Entwicklung und Validierung dieser Spezifikation wurde von Sunil VL, Ventana Micro und Philipp Tomsich, VRULL GmbH, geleitet, wobei die Arbeit in der Premium Software Technical Working Group durchgeführt wurde.
• E-Trace für RISC-V definiert eine hocheffiziente Prozessor-Tracing-Methode, die Verzweigungs-Tracing verwendet und sich ideal zum Debuggen jeder Art von Anwendung eignet, von kleinen eingebetteten Designs bis hin zu extrem leistungsstarken Computern. Das E-Trace der RISC-V-Dokumentation definiert die Signale zwischen dem RISC-V-Kern und dem Encoder (oder dem Eingangsport), einen komprimierten Verzweigungsverfolgungsalgorithmus und ein Paketformat zum Einkapseln der komprimierten Verzweigungsverfolgungsinformationen. Gajinder Panesar von Picocom und die E-Trace Task Group von RISC-V leiteten die Entwicklung und Validierung dieser Spezifikation.
• RISC-V Zmmul Multiply erlaubt nur kostengünstige Implementierungen, die eine Multiplikation, aber keine Division erfordern und Teil der RISC-V Non-Premium-Spezifikation sind. Allen Baum leitete die Entwicklung und Validierung dieser Erweiterung, wobei Arbeiten im ISA Unlucky Committee durchgeführt wurden.

Nachrichtenquellen: IT-StartseiteUnd die RISV.org